LCVCO设计
LCVCO设计基本原理与指标仿真
基本原理
能量存储电路为负跨导，提供能量；LC并联谐振，输出能量，产生正弦波。负跨导的大小决定了能否起振。从起振到稳定，MOS管跨导逐渐减小，一开始振荡，到负阻最终与并联电阻Rp相等，达到稳定状态。
特征指标
相位噪声
（1）定义：频率w0±Δw处的功率/载波频率w0处的功率
（2） 
来源一： NMOS管工作时，随着信号摆幅增大，VGS存在小于Vth的情况，因此Ids为开关特性，频域为离散单位脉冲调制函数。与MOS管漏源噪声卷积后，将二次谐波附近噪声搬移至谐振频率附近。
优化方法：加入二次谐波滤波器，减小二次谐波；差分架构，两个NMOS管尽可能匹配，提高共模抑制比。
来源二：MOS管寄生电容因电压变化产生的周期性噪声，为离散噪声相位脉冲传递函数，与连续低频噪声卷积，将其搬移至谐振频率附近。
优化方法：该周期性噪声信号与振荡信号相位差90°，在振荡信号幅度最大值时注入，如colpitts振荡器。
谐振幅度
单边输出电压幅度为，差分输出乘以2。
可以根据VDD-Vth=2IR/pi，计算出最优直流偏置I，并由此得到MOS管尺寸。
谐振频率
（1）取决于RLCtank，w0=1/√LC。项目中调谐频率范围采用可调电容实现。根据调谐频率范围可基本确定L、C大小。
（2）C采用变容管的原因：实现电压V控制频率Fo变化；变容管C与结电压V成反比，与Fo成反比，电压V与Fo成正比。
稳定时间
压控增益Kv & Kpush
压控增益：
（1）定义：调谐频率随单位调谐电容变化的大小，衡量振荡器对电容变化的敏感度。可通过频率对调谐电压求导得到。
由公式可以看到，Kv并非稳定的，而是随谐振频率变化。
（2）优化方法：为了维持Kv的稳定，C采用带开关的变容器。谐振频率大时，开关接VDD，电容两端电压相同，减小有效电容C。
Kpush:电源电压变化引起的频率偏移，单位Hz/V
仿真验证
原理图（理想电容电感，无变容器）
起振条件
（1）确认谐振频率，Fo=10GHz
（2）确认初始电感值L、电容值C
L=0.5nH，根据w0=1/√LC=10GHz，可得C=507fF。并联R=100ohm，作为等效寄生电阻，SP仿真LC tank谐振点，谐振在10GHz，输入等效电阻为100ohm。
（3）NMOS交叉耦合的等效负阻为 -2/gm ，根据起振条件判断，需要-2/gm>R，即|2⁄gm|<R,R为LC tank等效并联电阻。此处R=100ohm，所以gm>20ms。
通过下式，由gm可得电流ID大小，并得到MOS管尺寸
Vth=0.355V，VGS=0.8V，ID大小约为4.5mA。
起振方法
（1）在输出节点加上初始电压差
谐振频率9.57GHz，略小于10GHz，预计是MOS管寄生电容带来的影响。输出电压Vpp=1.68V>2VDD=1.6V，单边输出电压Vpp=0.836V，范围0.384~1.22V。Vth为0.35V左右，所以未进入电流限制区。
最优偏置电流选择在电流限制区与电压限制区临界处，此时MOS管不会在摆幅最大时处于线性区，FOM也是最优点。
根据最优偏置电流大小与VDD，可得单端最优偏置电流为7mA。最终选择的管子跨导为26ms，ID为7.35mA。
非理想LC tank
（1）a.非理想LC并联等效如下图所示
串并联电感电阻等效关系推导如下
电感L和电容C自身Q值为
可得Rp
等效Lp和Cp为
L值越大，其功耗也越大，相位噪声越好，可调范围越小；C的值越大，相位噪声越小，功耗也越小。（待验证）
b.LC tank的最优Q值，仿真后面给出，与理论结果符合
（2）变容管
在VCO中，需要需要通过电压控制输出不同的振荡频率，输出频率对对控制电压求导即得到压控增益Kvco，即对输出频率对电压的灵敏度。假设Kvco等于100MHz/V
Cvar和Qvar随电压变化如下图所示
两端最大压差为±0.8V，此时对应的电容值和Q值分别为14.2f/101和1.4f/148.9k。变化范围约13f，谐振频率偏移范围约±0.5GHz，占比约5%。
（3）开关电容阵列、非理想电感
a.取值。
频率调谐范围通常为20%，对于10GHz，假设调谐范围为9.5GHz~12GHz，则开关电容阵列范围也可通过下式求得，为
b.电感提参
调用库中电感，等效并联电阻为478ohm，Q值为15，L为508pH，与PDK模型基本一致。
c.电容提参
调用库中cfmom_2t电容，无法提参在10GHz处的Q值与Rp，C值为510fF。
更换为cfmom_wo_rf电容，C和Q结果如下，C为516fF，Q为103>15，所以Rp约等于电感的等效并联电阻即478ohm
d.LCtank的最优Q值
LC tank的Q值随着频率的增大，先增大后减小，当频率较低时，由电感的Q值主导。
e.起振仿真
由于Q_C>>Q_L，所以Rp≈478ohm，根据之前推导，最优跨导gm为6.6mS，起振要求最低gm为4.2mS，约是1.5倍。此时的最优偏置电流为1.5mA，
优化尺寸前，如下图所示，单边Vpp为1.72V，波形出现失真。
优化尺寸后，gm=6.6mS，ID=1.8mA，如下图所示，Vpp为1V，2次谐波含量降低，对于相噪的影响将在后面给出。
相位噪声
仿真设置hb，hbnoise
优化尺寸前后对比，粉色为优化前，红色为优化后，10k、100k、1MHz处相噪均得到改善。
将MOS管并联数设为变量M，M的改变影响跨导与电流值，进而改变相噪。设置输出变量为单边电压幅度和相噪，得到如下图所示
幅度
MOS管尺寸受到限制，当M=1时，无法谐振；当M过大，即电流过大时，电压摆幅饱和，MOS管进入线性区，输出阻抗降低，LC tank Q值降低，相噪恶化。
加入变容管后的相噪变化，如下图所示，当偏置频率较小时，相噪受闪烁噪声影响较大，而变容管产生的AM-FM的转化，将低频的闪烁噪声搬移到载波频率。
优化方法：可以通过增大MOS电容的W*L减少闪烁噪声；或是减少LC tank中的非线性电容，改用线性的开关电容，即减小KAM-FM=dw/dA。
压控增益Kv
仿真原理图
Kvco如下图所示，0.6V的vtune为中心，是因为在此处Cvar的变化速率最快。
如下图所示，增加变容管阵列数后，因为随电容变化速率更快，Kvco增大
将一组变容管Kvbias设为VDD，如下图所示，Kvco在vtune两端的翘起减小
相噪优化拓扑-尾电感、电容
相噪优化拓扑-尾电感、电容二次滤波结构分析与仿真请至https://vonrobert.com/2025/01/27/LCVCO%E8%AE%BE%E8%AE%A1-%E5%B0%BE%E7%94%B5%E6%84%9F%E7%94%B5%E5%AE%B9%E4%BA%8C%E6%AC%A1%E6%BB%A4%E6%B3%A2/index.html
引用
[1] Behzad Razavi. Design of CMOS phase-locked loops from circuit level to architecture level.
[2] 张刚. CMOS集成锁相环电路设计.
